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SiC MOSFET 的“栅极体检报告”：平面和沟槽，谁的氧化层更靠得住？

导语

碳化硅（SiC）MOSFET 的栅极氧化层可靠性，一直是它能否在高压电力电子中替代硅（Si）器件的关键问题。英飞凌团队在一项系统性研究中，对平面和沟槽两种 SiC MOSFET 进行了 TDDB（时间相关介质击穿）应力测试和超快 BTI（偏置温度不稳定性）分析，并与 Si 器件进行对照。结果表明：厚 SiO₂ 栅氧的本征可靠性在 SiC 上与 Si 上一样好，沟槽器件虽然更容易发生 n-BTI，但在栅极开关应力下 ΔVth 和 Ron 退化都很小。

背景：SiC 的“好身体”和“坏脾气”

SiC 是宽禁带半导体，击穿场强高、热导率好，特别适合做高压功率器件。但 SiC 有一个出名的“坏脾气”：SiC/SiO₂ 界面缺陷密度比 Si/SiO₂ 高出几个数量级。这些界面陷阱会导致阈值电压不稳定、沟道迁移率降低，是 SiC MOSFET 可靠性研究中最头疼的问题。

栅氧可靠性通常用 TDDB 来评估：在栅极加恒定电压，持续监测栅电流，直到介质击穿。击穿时间（TTF）与电场的关系可以用热化学键断裂模型（E-model）描述，其中场加速因子 γ 是关键参数。另一方面，超快 BTI 方法可以在微秒到千秒的时间尺度上，测量阈值电压漂移，进而提取界面陷阱的俘获与发射能量（CEE）分布。

问题在于：平面和沟槽 SiC MOSFET 的氧化层工艺不同——平面器件通常用高温热氧化，沟槽器件因为刻蚀损伤和形貌限制，往往用低温沉积氧化层。这会不会导致两者的栅氧可靠性和界面陷阱行为有本质差别？此前缺乏系统性的对比。

作者如何研究：多手段“体检” + 对照 Si 器件

关键参数设置

方法分工

• TDDB + Jg-t 监测：测量栅电流随时间的变化，提取击穿前边界和电荷俘获行为。
• TCAD 仿真：构建电荷俘获的物理图像，包括多种俘获（MT）、陷阱辅助隧穿（TAT）和声子辅助隧穿。
• Weibull 统计：分析 TTF 分布，提取场加速因子 γ 和形状参数 β。
• 超快 BTI（uf-BTI）：在 1 μs–10³ s 的应力/恢复时间窗口内测量 ΔVth，提取 CEE 地图。
• 栅极开关不稳定性（GSI）：在连续开关条件下测量永久性 ΔVth 漂移。

核心发现与逐图解读

发现一：沟槽栅漏电比平面高约两个数量级

图 1（原文 Fig. 1）：

以下依据图注和正文描述。图 1 展示了平面和沟槽 SiC MOSFET 在 25°C 和 175°C 下的 (J_g-E_{ox}) 曲线。图 1(c) 将 25°C 的平面和沟槽数据放在一起对比。在相同氧化层电场下，沟槽的栅极漏电流比平面高出约 2 个数量级。作者把原因归结为沟槽和平面 SiC 晶面的电子亲和能不同——沟槽侧壁的晶面与平面不同，势垒高度更低。同时，碰撞电离在沟槽中发生在更低的 (E_{ox})，对可靠性测试有重要影响。

通俗地看：图 1 告诉你，沟槽器件的栅氧在相同电场下“漏”得更厉害，但这是晶面差异导致的，不一定是氧化层质量本身差。

发现二：击穿前边界与电荷俘获

图 2（原文 Fig. 2）：

以下依据图注和正文描述。图 2 是 TDDB 应力下 175°C 的 (J_g-t) 曲线，横轴是对数应力的时间，纵轴是栅电流密度，数据跨域超过 7 个数量级。图中标注了“击穿前边界”（boundary for trap creation near the interface），并插入了一张图：从 (V_{th}) 漂移计算出的电荷积累与 (\log_{10}(t)) 呈线性关系。

关键观察：在 TDDB 应力下，(J_g) 初始为常数（平面 SiC、斜率 n≈0）或以 n≈−0.25 下降（SiC 沟槽和 Si），独立于半导体材料和晶面。最终，所有器件都会到达同一条“限制曲线”（n≈−1），这是由界面附近陷阱产生导致的氧化层电场线性下降——这个行为只由 SiO₂ 本身决定，与半导体材料无关。

通俗地看：图 2 说明，无论 Si 还是 SiC、平面还是沟槽，厚 SiO₂ 在长期电场应力下的“老化剧本”最终是一样的。

发现三：MT 还是 TAT，取决于氧化层工艺

图 3（原文 Fig. 3）：

以下依据图注和正文描述。图 3 是电荷俘获的仿真框架，包含三个子图：(a) 电子从栅极到陷阱的跃迁路径；(b) 陷阱内跃迁（通过声子辅助隧穿）；(c) 带 MT 和 TAT 时间常数的陷阱能带仿真。核心结论是：标准 TAT 在短时间就预测 n≈−0.2，而 TAT + MT 组合会延长 n≈−0.2 的时间窗口，因为通过声子辅助隧穿的陷阱-栅极电荷转移被增强了。

实验上，低温沉积/生长的氧化层（SiC 沟槽、Si）表现出 n≈−0.25 的斜率，而高温热氧化（SiC 平面）只表现出 MT，斜率 n≈0。平面 SiC 中缺少 n≈−0.2 的原因，主要是隧穿电流更小，且建立 n≈−0.2 所需时间超过了 TTF。

通俗地看：图 3 揭示了不同氧化层工艺导致的两种漏电机制——热氧化更“干净”，沉积氧化层陷阱更多，漏电路径不同。

发现四：厚 SiO₂ 的寿命与 Si 器件相当

图 4（原文 Fig. 4）： [建议插入：原文 Fig. 4]

图 5（原文 Fig. 5）： [建议插入：原文 Fig. 5]

以下依据图注和正文描述。图 4 是 175°C 下平面和沟槽的 TTF Weibull 图。平面 β=2.4，沟槽 β=3.0，两者的场加速因子 γ 均约为 4.0 cm/MV。图 5(a) 将 (t_{63%}) 数据汇总，空心符号来自电容器，实心符号来自晶体管。超过 7 个数量级的应力时间范围内，SiC（平面和沟槽）和 Si 的数据落在同一条曲线上，γ=4.0 cm/MV。

作者特别强调：只有当应力电场低于各自的临界电场 (E_{crit}) 时，不同技术之间的比较才有意义。图 5(b) 投影了 (V_{g,use}=+18) V 下的寿命：由于沟槽栅氧更厚，相同栅压下氧化层电场更低，因此沟槽器件的投影寿命比平面高约 3 个数量级（在 10 ppm 失效率下）。

通俗地看：图 5 是整篇论文最核心的结论——只要 SiO₂ 够厚（>10 nm），SiC 的栅氧本征可靠性与 Si 没有本质区别。

发现五：沟槽更容易受 n-BTI 影响

图 6（原文 Fig. 6）： [建议插入：原文 Fig. 6]

以下依据图注和正文描述。图 6 是平面和沟槽 SiC MOSFET 在 p-BTI（(V_{gs}=+18) V）和 n-BTI（(V_{gs}=-5) V）下的 CEE 地图，颜色深浅表示陷阱态密度。

对于 p-BTI，平面和沟槽的 CEE 地图相当相似，大多数陷阱态的发射能和俘获能接近（位于 CEE 图的对角线上）。对于 n-BTI，两者差异显著：沟槽器件的界面缺陷态具有更高的发射能（约 1 eV）但俘获能仍然较低（0.2 eV），而平面约为 0.6 eV 和 0.2 eV。这意味着沟槽器件更容易发生 n-BTI——空穴容易被俘获（俘获能低），但很难发射（发射能高），因此会在界面停留更久。

通俗地看：图 6 说明，沟槽器件的界面陷阱对空穴“进门容易出门难”，所以 n-BTI 更严重。

发现六：栅极开关不稳定性中的两次“声子踢”

图 7（原文 Fig. 7）： [建议插入：原文 Fig. 7]

以下依据图注和正文描述。图 7 是平面和沟槽 SiC MOSFET 在 (V_{gs}=8/+18) V 和 (0/+18) V、750 kHz 下的 GSI ΔVth 数据，最多 (3 \times 10^{13}) 次循环。当 (V_{gs}) 在 (0/+18) V 之间切换时，没有观察到 Vth 退化。但当切换到 (-8/+18) V 时，深能级空穴陷阱在 (V_{gs}=-8) V 下被填充，当电子从反型沟道进入时（(V_{gs}=+18) V），发生电子-空穴复合，复合能量激活深氧化层缺陷态，造成永久性 Vth 漂移——这就是所谓的“声子踢”（phonon kick）。

实验观察到两次声子踢：“声子踢 1”在约 (10^{12}) 次循环时饱和；“声子踢 2”在约 (5 \times 10^{12}) 次循环时开始，且至少到 (3 \times 10^{13}) 次循环仍未饱和。两种踢在平面和沟槽中都存在。虽然沟槽因为更强的“声子踢 1”表现出更高的 Vth 漂移，但当循环足够长使“声子踢 2”也加入后，两者的 Vth 退化变得相当。Ron 退化在两种器件中都很小——**(3 \times 10^{13}) 次循环后均小于 4%**。

通俗地看：图 7 告诉你，栅极开关应力下的 Vth 漂移不是单调恶化的，而是分两个阶段；好消息是，经过等效 1.5 年的开关测试，导通电阻几乎没怎么变。

机理、意义与局限

机理层面，论文的核心物理图像是：厚 SiO₂ 的击穿由热化学键断裂模型主导，一旦界面附近开始产生陷阱，氧化层电场就随 log(时间) 线性下降，这个行为由 SiO₂ 本身决定，与半导体材料无关。平面和沟槽的差异主要来自氧化层工艺：高温热氧化（平面）更“干净”，以 MT 为主；低温沉积氧化层（沟槽）陷阱更多，TAT 和声子辅助隧穿更显著。n-BTI 的差异则来自沟槽侧壁晶面的界面缺陷能级分布——空穴俘获能低但发射能高。

意义层面，这项工作的实际价值很明确：沟槽 SiC MOSFET 虽然栅漏电更高、更易发生 n-BTI，但其厚栅氧的投影寿命反而比平面更长（因为氧化层更厚，电场更低）。这为沟槽器件的可靠性评估提供了定量依据，也说明“漏电大”和“寿命短”不是一回事。

解决的问题与价值：该研究系统回答了“SiC 栅氧可靠性是否不如 Si”这个长期争议。答案是：对于厚 SiO₂（>10 nm），SiC 的本征介质可靠性并不比 Si 差。这为 SiC MOSFET 在高压电力电子中的进一步推广扫清了部分可靠性疑虑。

局限与待验证的问题：第一，GSI 实验在室温下进行，高温下的声子踢行为可能不同。第二，CEE 地图的提取依赖 uf-BTI 模型假设，对更复杂的陷阱分布可能需要更精细的模型。第三，“声子踢 2”的物理机制尚未完全清楚，作者只观察到它不饱和，但没有给出完整的微观解释。第四，实验只覆盖了有限的器件批次和工艺，不同厂商的氧化层工艺可能导致定量差异。

写在后面

这项工作的最大亮点，是用超过 7 个数量级的 TDDB 应力数据和等效 1.5 年的开关测试，证明了 SiC MOSFET 的厚栅氧本征可靠性与 Si 器件处于同一水平，同时清晰揭示了平面与沟槽在 n-BTI 和 GSI 行为上的差异来源。

最值得保持谨慎的地方是：“声子踢 2”的长期行为尚未饱和，意味着在更长循环次数下 Vth 漂移可能继续累积；此外，所有结论基于特定工艺的器件，向其他工艺推广时需要重新验证。

“声子踢”并非一个严谨的学术术语，而是对非辐射复合增强缺陷反应（Recombination-Enhanced Defect Reactions, REDRs） 这一物理过程的形象化比喻。它描述了在SiC MOSFET开关过程中，电子与空穴复合释放的能量如何像“踢”一脚那样，激活或破坏晶格中的化学键，从而产生永久性的阈值电压漂移。

物理机制：从“复合”到“踢”

这个过程的链条可以拆解为以下几步：

1. 载流子交替聚集：在栅极开关不稳定性（GSI）应力下，栅压在高、低电平之间切换（例如从−8V到+18V）。低电平时，空穴被吸引到SiC/SiO₂界面并被深能级陷阱俘获；高电平时，电子从反型层涌入界面。
2. 非辐射复合：被俘获的空穴与涌入的电子在界面陷阱处发生非辐射复合（Non-Radiative Recombination）。与辐射复合（发光）不同，非辐射复合将能量以声子（晶格振动） 的形式释放。
3. “声子踢”发生：由于SiC是宽禁带半导体，复合释放的能量远大于Si。这股巨大的声子能量瞬间传递给周围的晶格，被形象地称为 “声子踢”（phonon kick） 。
4. 缺陷反应（REDRs）：这股能量足以打断脆弱的Si-H或Si-O键，或促使氢原子从界面解离，从而生成新的界面缺陷态，或使已有缺陷的构型发生永久性改变。这个过程就是复合增强缺陷反应（REDRs） 。

最终结果是，界面处永久性陷阱电荷增多，导致阈值电压（Vth）发生不可恢复的漂移。

在SiC MOSFET中的特殊性与表现

“声子踢”效应在SiC中远比在Si中严重，根源在于：

• 能量更大：SiC的禁带宽度（约3.2 eV）远大于Si（约1.1 eV），复合释放的能量更高。
• 界面更脆弱：SiC/SiO₂界面本身的缺陷密度就比Si/SiO₂高出几个数量级，存在更多可供“踢”断的弱键。

在实验上，Grasser等人发现GSI应力下的ΔVth漂移遵循幂律时间关系，且指数接近1，远大于普通BTI应力下的值。更关键的是，研究观察到了两次“声子踢”：

• 第一次声子踢：在约1×10¹²次循环后饱和，沟槽器件中更强。
• 第二次声子踢：从约5×10¹²次循环开始显现，且至少到3×10¹³次循环（等效约1.5年）仍未饱和。

这意味着，SiC MOSFET的Vth漂移在长期开关应力下可能持续累积，其长期可靠性边界需要更长时间的测试来界定。

这篇论文背后，有哪些真正重要的科学问题？

这篇工作表面上是平面 vs 沟槽 SiC MOSFET 的可靠性对比，但它触及了几个更深层的科学问题。下面按“界面物理 → 介质击穿 → 缺陷动力学 → 长期可靠性”四个层次来梳理。

一、SiC/SiO₂ 界面缺陷的原子级身份是什么？

论文明确指出：SiC/SiO₂ 界面的缺陷密度比 Si/SiO₂ 高出几个数量级。这是所有 Vth 不稳定和迁移率退化的根源。

但 CEE 地图、uf-BTI、GSI 给出的都是电学指纹——俘获能、发射能、时间常数、密度分布。它们并没有回答：

• 这些陷阱到底是碳团簇、氧空位、硅悬挂键、氢相关缺陷，还是界面应力诱导的变价态？
• 为什么沟槽侧壁的 n-BTI 陷阱发射能高达 约 1 eV，而平面只有 约 0.6 eV？
• 沟槽侧壁的晶面（如 a 面、m 面）与平面（Si 面）在原子终止、极性、应力上有何本质区别，导致 CEE 地图不同？

这是当前 SiC 可靠性领域最核心的科学问题之一：把电学测到的能级分布，对应到具体的原子结构和化学键。没有这一步，工艺优化只能靠试错。

二、为什么厚 SiO₂ 的本征击穿与半导体材料无关？

论文最引人注目的结论是：对于厚 SiO₂（>10 nm），SiC 平面、SiC 沟槽和 Si 的 TDDB 数据落在同一条曲线上，场加速因子 γ ≈ 4.0 cm/MV，跨域超过 7 个数量级的时间。

这引出一个重要的物理问题：介质击穿的“限制曲线”（n ≈ −1）为什么只由 SiO₂ 本身决定，而与下面的半导体无关？

作者的解释是：一旦界面附近开始产生陷阱，氧化层电场就随 log(时间) 线性下降。但这个“限制曲线”的微观起源并不完全清楚：

• 它是热化学键断裂模型的必然结果，还是缺陷产生动力学的普适吸引子？
• 这个普适性有没有厚度下限？薄氧化层（<10 nm）是否仍然成立？
• 当氧化层薄到直接隧穿主导时，E-model 是否失效？

论文回答了“是什么”，但没有完全回答“为什么”。

三、陷阱产生与填充的动力学：MT、TAT、声子辅助隧穿如何切换？

论文用 TCAD 仿真区分了三种机制：

• 多种俘获（MT）：电子在陷阱之间跃迁；
• 陷阱辅助隧穿（TAT）：电子从栅极通过陷阱隧穿；
• 声子辅助隧穿：陷阱与栅极之间的电荷转移被声子增强。

实验发现：高温热氧化（平面 SiC）只表现出 MT，斜率 n ≈ 0；低温沉积氧化层（沟槽 SiC、Si）表现出 n ≈ −0.25，TAT 在短时间就预测 n ≈ −0.2。

科学问题是：

• 氧化层工艺如何决定陷阱的空间分布和能级深度，从而切换主导输运机制？
• TAT + MT 组合为什么能延长 n ≈ −0.2 的时间窗口？
• 这些机制能否用一个统一的非平衡陷阱动力学模型描述，而不是分段拟合？

这涉及介质中电荷输运与缺陷产生的耦合，是凝聚态物理和器件物理的交叉问题。

四、沟槽侧壁晶面为何导致更严重的 n-BTI？

CEE 地图显示：沟槽器件的 n-BTI 陷阱具有高发射能（约 1 eV）、低俘获能（0.2 eV），而平面约为 0.6 eV 和 0.2 eV。这意味着空穴“进门容易出门难”，在界面停留更久。

科学问题：

• 沟槽侧壁的晶面极性、原子台阶、刻蚀损伤如何产生这种能级分布？
• 为什么 p-BTI 在平面和沟槽中相似，而 n-BTI 差异显著？
• 界面缺陷的能级位置与俘获截面之间是否存在普适关联？

这需要将电学 CEE 地图与原子级表征（如 XPS、TEM、EPR）和第一性原理计算对接。

五、“声子踢”的物理本质：REDR 如何被复合能量触发？

“声子踢”是比喻，正式名称是非辐射复合增强缺陷反应（REDR）。在 GSI 应力下，空穴被俘获，电子涌入，二者在界面陷阱处非辐射复合，释放的能量以声子形式传递给晶格，打断 Si–H 或 Si–O 键，产生新的永久缺陷。

论文观察到两次声子踢：

• 声子踢 1：约 10¹² 次循环饱和；
• 声子踢 2：约 5×10¹² 次循环开始，到 3×10¹³ 次循环仍未饱和。

科学问题：

• 复合释放的能量如何定量地转化为缺陷产生速率？
• 两次声子踢分别对应什么微观过程？是氢解离、氧空位产生，还是界面态转化？
• 为什么 kick 2 不饱和？它是否对应一个自催化或扩散限制的缺陷产生机制？

这是非平衡缺陷物理中非常根本的问题：电子激发如何转化为永久性结构损伤。

六、长期寿命外推的物理基础是否可靠？

工程上，TDDB 数据用 E-model 外推到 10 年寿命。但 GSI 中 kick 2 不饱和，意味着 Vth 漂移可能持续累积。

科学问题：

• 加速寿命测试的物理外推模型在什么条件下成立？
• 当缺陷产生机制从 kick 1 过渡到 kick 2 时，激活能、场加速因子是否改变？
• 如何建立一个基于物理的、而非纯经验的长期可靠性预测框架？

这直接关系到 SiC MOSFET 在电动汽车、光伏逆变器等场景中的寿命承诺。

总结：三个最核心的科学问题

如果只选三个，我认为是：

1. SiC/SiO₂ 界面缺陷的原子级身份与能级起源——从电学指纹到原子因果。
2. 非辐射复合增强缺陷反应（REDR）的定量微观机制——复合能量如何“踢”出永久缺陷，两次 kick 的本质是什么。
3. 厚/薄 SiO₂ 击穿普适性与厚度缩放规律——为什么厚氧化层与半导体无关，这个结论的物理边界在哪里。

这篇论文在工程层面回答了“平面和沟槽谁更可靠”，但它留下的科学问题，恰恰是下一代 SiC 器件能否真正突破可靠性瓶颈的关键。

与产热传热相关的科学问题：SiC MOSFET 可靠性背后的“热”线索

这篇论文本身不是热输运研究，它测的是 TDDB、BTI 和 GSI 的电学退化。但它涉及的每一个关键过程——栅漏电、碰撞电离、非辐射复合、缺陷产生——都伴随能量耗散，而能量耗散最终会变成热。因此，从这篇工作可以引出一系列与产热、传热深度耦合的科学问题。下面分四个层次梳理。

一、产热源：电应力下的局部能量耗散在哪里发生？

SiC MOSFET 在电应力下的产热不是均匀的，而是高度局域化的：

• 栅漏电：沟槽器件的栅漏电比平面高约 2 个数量级（论文 Fig. 1）。这些漏电流在 SiO₂ 中直接转化为焦耳热。
• 碰撞电离：论文指出，碰撞电离在沟槽中发生在更低的氧化层电场 (E_{ox})。碰撞电离产生高能载流子，其能量最终以声子形式释放。
• 非辐射复合：GSI 应力下，电子与空穴在界面陷阱处复合，释放的能量以声子形式传给晶格——这就是“声子踢”的能量来源。
• 界面陷阱充放电：uf-BTI 中载流子在界面陷阱的俘获与发射，也伴随能量耗散。

科学问题：这些产热源在沟槽和平面中的空间分布有何不同？沟槽侧壁的晶面差异是否导致局部产热集中？产热速率与电场、电流密度、缺陷密度的定量关系是什么？

二、传热路径：SiC/SiO₂ 界面热阻与沟槽热瓶颈

产热之后，热量必须传出去。SiC 本身热导率很高，但 SiO₂ 的热导率极低（约 1.4 W/m·K，比 SiC 低两个数量级），是主要热瓶颈。更关键的是 SiC/SiO₂ 界面：

• 界面处存在声子模态失配，产生 界面热阻（Kapitza resistance）。
• 界面缺陷会散射声子，进一步增加热阻。
• 沟槽结构的热路径与平面不同：沟槽侧壁和底部的晶面取向不同，热导可能各向异性。

科学问题：

1. SiC/SiO₂ 界面热阻的微观起源是什么？它与界面缺陷密度、化学键构型有何关联？
2. 沟槽侧壁不同晶面（如 a 面、m 面）的界面热阻是否不同？这会不会导致沟槽底部形成局部热点？
3. 厚 SiO₂（>10 nm）的击穿普适性是否与热效应有关？热量在氧化层中的积累是否加速缺陷产生？

三、热-电-缺陷耦合：温度如何反馈到可靠性？

论文的 TDDB 在 175°C 下进行，uf-BTI 低至 80 K，GSI 在 25°C。温度是这些实验的核心变量，但论文没有直接测量器件内部温度。

• TDDB 的场加速因子 γ ≈ 4.0 cm/MV，这个参数本身可能随温度变化。
• uf-BTI 中，温度越低，陷阱发射越慢，因此低温测量能揭示更深的能级。
• GSI 中，“声子踢”本质是复合能量以声子形式释放，局部声子分布可能偏离热平衡。

科学问题：

1. 自热效应如何影响 Vth 漂移的测量？电学应力下的局部温升是否被低估？
2. 温度对陷阱俘获/发射速率的影响，是否与“声子踢”中的非平衡声子过程耦合？
3. 是否存在正反馈热失控：漏电产热 → 温度升高 → 缺陷产生加快 → 漏电更大？
4. 如何从电学退化数据中解耦纯电致缺陷与热致缺陷？

四、非平衡声子与“声子踢”的热学本质

“声子踢”这个比喻的核心，是非辐射复合释放的能量以声子形式局部沉积。这不同于宏观热传导：

• 复合能量首先激发高能非平衡声子，而不是立刻热化。
• 这些声子可能局域在界面附近，打断 Si–H 或 Si–O 键，产生永久缺陷。
• 如果能量没有及时传走，局部晶格温度会瞬时升高，进一步促进缺陷反应。

科学问题：

1. 非辐射复合释放的能量如何在电子、声子、缺陷之间分配？
2. 非平衡声子的寿命、扩散长度和热化时间是多少？
3. 局部声子瓶颈是否导致界面附近的有效温度远高于晶格平均温度？
4. 两次“声子踢”是否对应不同的声子能量阈值或不同的缺陷反应路径？

五、测量与建模：如何“看见”纳米尺度的热？

论文用的是电学方法，没有直接测温。要回答上述问题，需要：

• 纳米尺度测温：如扫描热显微镜（SThM）、拉曼测温、时间分辨热反射。
• 多尺度热建模：从原子级声子输运到器件级热仿真。
• 电-热-缺陷耦合模型：把 TDDB、BTI、GSI 的缺陷动力学与局部温度场耦合起来。

科学问题：如何实验区分“电场直接导致的缺陷产生”和“局部焦耳热加速的缺陷产生”？在沟槽底部这种电场和热都集中的区域，两者的贡献比例是多少？

总结：三个最核心的产热传热科学问题

1. SiC/SiO₂ 界面热阻的微观机制与缺陷关联：界面缺陷如何散射声子，如何影响沟槽和平面器件的热路径？
2. 非平衡声子在“声子踢”中的角色：复合能量如何转化为局部声子，是否导致界面有效温度升高并触发永久缺陷？
3. 热-电-缺陷正反馈的定量边界：在什么条件下，漏电产热会加速缺陷产生，形成热失控？如何从电学退化数据中解耦热效应？

这篇论文在电学层面回答了“平面和沟槽谁更可靠”，但它留下的热学问题，恰恰是理解 SiC MOSFET 长期可靠性边界的关键。

论文信息

• 标题：On the SiC/SiO₂ Interface and SiO₂ Gate Reliability of Planar and Trench SiC MOSFETs
• 期刊：预印本 / 会议投稿（PDF 未标注最终期刊，年份 2026）
• 年份：2026
• DOI：未在提供内容中给出

本文基于学术论文 On the SiC/SiO₂ Interface and SiO₂ Gate Reliability of Planar and Trench SiC MOSFETs（2026）进行科学解读与转述。论文原文、图表及补充材料的版权归原作者及相应出版机构所有。本文中标注的“[建议插入：原文 Fig. X]”仅为插图位置说明，未直接复制或嵌入受版权保护的图片。如需在公众号或博客正式发布，请务必先确认图片转载许可；若无法获得授权，请仅保留文字说明，不插入原图。

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